[ДМК] Логическое проектирование и верификация систем в SystemVerilog [Дональд Томас]

АННОТАЦИЯ Цель книги – дать представление о широком спектре возможностей языка и заложить фундамент для дальнейшего изучения. Описано введение в моделирование аппаратуры, рассмотрены вопросы проектирования на уровне регистровых передач, в том числе разработка комбинационных схем. Охвачены такие темы, как разработка конечных автоматов с трактом данных и интерфейсов, а также создание тестовых окружений (в том числе с использованием утверждений и средств оценки функционального покрытия). Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования. Издание предназначено студентам вузов, изучающих современную схемотехнику, а также будет полезно инженерам-разработчикам, знакомых с Verilog или VHDL, или желающих освежить свои навыки. Издание: Черно-белое Оригинальное название::"Logic Design and Verification Using SystemVerilog" Дата выхода: июнь 2019 года Формат: 160 * 220 мм Объем, стр.: 384 ISBN: 978-5-97060-619-3 PDF электронный